圖9.24示出一例用CMOS構成AB級輸出電路的辦法。輸出晶體管M,和Mz兩個柵極間并聯(lián)銜接著n溝MOS晶體管M3和p溝MOS晶體管M4，加偏置電流Ibias并使ID3+ID4=Ibias。而且，M3和M4的柵極分別加偏置電壓Vbias1和Vbias2。假如輸入電壓Vin降落，那么M3的柵極—源極間電壓VGS3增加，流過M3的電流ID3增加。這時，由于ID4＝Ibias-ID3，所以流過M4的電流ID4減少。其結(jié)果VSG4減小，A點的電位降低了。
當輸入電壓Vi。上升時，M3的柵極—源極間電壓VGS3減小，流過M3的電流減小。由此，流過M4的電流ID4增加。其結(jié)果VSG4增加，A點的電位上升了。
圖9. 25示出包含了Vbias1和Vbias2的偏置電路在內(nèi)的AB級輸出電路。
如今假定M3、M5晶體管的尺寸分別與M4和M7的晶體管尺寸相等，剖析在Iout=0的穩(wěn)定狀態(tài)下流過各途徑的電流。假如流過M3和M4的電流相等，那么各自流過Ibias。由于當(W/L)3=(W／L)5時流過M3和Ms 的電流相等，所以VGS3＝VGS5。其結(jié)果，Vin=VB。由于M2和M6的柵極—源極間電壓變得相等，所以有
同樣地，由于當(W/L)4=(W/L)，時流過M4和M7的電流相等，所以VGS4＝VGS7。其結(jié)果，VA=VC。由于M1和M8的柵極—源極間電壓變得相等，所以有
由于假定Jout=0，所以Ipull=Ipush=Iq。由式(9.22)、式(9.23)，晶體管的尺寸就設定為
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